近日，据朝鲜日报称，三星电子的存储业务部门（DS部门）成功完成了HBM4内存逻辑芯片的设计，并交由Foundry业务部采用4nm工艺进行试产。
三星在 HBM3E（第五代 HBM）市场落后于SK Hynix，正计划通过采用先进工艺最大限度地提高 HBM4 的性能。SK 海力士据说正在采用台积电的 5nm 工艺生产逻辑芯片。
HBM3E主要通过将DRAM堆叠并连接到客户的图形处理器（GPU）来实现高带宽内存的功能，而HBM4则在此基础上进行了进一步的优化和创新。
HBM4的一个关键变化是其底部逻辑芯片的制造方式。与HBM3E仅依赖存储器厂商自身工艺不同，HBM4的逻辑芯片将采用代工工艺，由晶圆代工厂生产。这意味着HBM4的基础芯片不再由内存制造商独立完成，而是需要与逻辑晶圆厂合作，以支持更多的信号引脚、更大的数据带宽以及客户定制功能。例如，SK海力士计划采用台积电的先进逻辑工艺来生产HBM4的逻辑芯片，并允许客户自行设计并集成专有IP，从而提升性能和定制化能力。
HBM4的逻辑芯片不仅负责控制多层DRAM，还增加了系统半导体功能，如低功耗功能等。这使得HBM4能够更好地满足特定应用场景的需求，从而增强其市场竞争力。此外，HBM4的堆叠层数也从HBM3E的12层增加到16层，进一步提升了容量和带宽
据一位业内人士表示：“发热难以控制，被称为 HBM 的最大敌人，”他补充说，"逻辑芯片是发热最严重的地方，据我所知，三星电子正在大规模应用 4nm 工艺，以提高整体性能和能效。
一位熟悉三星电子情况的消息人士指出：“我们确实不再像以前那样有实力在存储器业务上与竞争对手拉开明显差距，”他还补充说："由于我们自己拥有代工工艺，我们对快速制造逻辑芯片以满足客户的定制需求持乐观态度。
除逻辑芯片外，三星电子还计划将第六代（c）10nm DRAM 芯片用于 HBM 中堆叠的普通 DRAM。SK Hynix 正在使用第 5 代 (b) 10nm DRAM。一般来说，随着 DRAM 工艺的发展，先进工艺的应用在缩小尺寸的同时提高了性能和能效。
据报道，除逻辑芯片外，三星电子还计划将第六代（c）10nm DRAM 芯片用于 HBM 中堆叠的普通 DRAM。SK Hynix 正在使用第 5 代 (b) 10nm DRAM。一般来说，随着 DRAM 工艺的发展，先进工艺的应用在缩小尺寸的同时提高了性能和能效。
据说三星电子正计划采用一种名为混合键合的新方法来堆叠 16 层 HBM4 产品。混合键合是一种通过铜来堆叠芯片的工艺，而不使用传统上连接芯片的 “凸块”，这样可以缩小尺寸，同时提高性能。三星电子采用了 “先进的热压非导电粘合膜（TC-NCF）技术”，每次堆叠芯片时都会放置薄膜状材料，最多可堆叠 12 层 HBM 产品。
一位业内人士表示：“三星电子目前在代工工艺方面进展迅速，”他补充道，"由于在前几代产品中落后于竞争对手，我们正在加快 HBM4 的进度，以迅速响应客户的样品测试和改进要求。
公司网站：www.szmjd.com
